Za prvi put nakon trideset godina, spekulativno izvršavanje – tehnika koja je od 1990-ih punila cjevovode modernih procesora – dobiva ozbiljnu konkurenciju. Šest nedavno odobrenih američkih patenata opisuje potpuno novi, vremenski utemeljen model izvršavanja koji zamjenjuje nagađanje preciznim raspoređivanjem instrukcija po ciklusima.
Ključ novog pristupa je jednostavni brojač vremena. Svaka instrukcija, prije nego što uđe u cjevovod, dobiva točno određeni ciklus u kojem će se pokrenuti, ovisno o spremnosti operanada i dostupnosti sabirnica, aritmetičkih jedinica i zapisa registara. Umjesto da procesor pogađa ishode grana i pristupe memoriji – i pritom riskira skupe odbačene radove, potrošnju energije i sigurnosne rupe poput Spectre i Meltdowna – deterministički raspored stvara „strogo uređeni i predvidivi tok izvršavanja”.
„A microprocessor with a time counter for statically dispatching instructions enables execution based on predicted timing rather than speculative issue and recovery”, navodi se u jednom od patenata, ističući da se učinkovitost izvanrednog izvršavanja zadržava bez preimenovanja registara i bez povratnih mehanizama.
Prednosti u AI i HPC-u
AutorI patenata proširuju ideju na vektorske i matrične jedinice: konfigurabilni GEMM blokovi veličine od 8×8 do 64×64 mogu raditi s registrima ili izravno iz memorije, što im omogućuje da, prema ranim analizama, skaliraju do razine Googleovih TPU-ova uz znatno manju cijenu i potrošnju.
Kritičari upozoravaju da statičko zakazivanje može povećati vidljivu latenciju. Zagovornici odgovaraju da latencija već postoji – spekulacija je samo pokušava sakriti. Kada predviđanje promaši, klasični CPU ispire cjevovod i troši energiju na rad koji se odbacuje. Deterministički pristup „priznaje” latenciju i popunjava je korisnim instrukcijama bez povratka unatrag.
Tehnički detalji
• Duboki cjevovod od 12 faza s prednjim krajem širine osam instrukcija. • Ploča za bilježenje registara i Time Resource Matrix zamjenjuju skupe usporednike i renaming. • Reorder buffer s više od 250 unosa omogućuje da se instrukcije i dalje izvršavaju izvan redoslijeda, ali u točno određenim ciklusima. • Predviđanje latencije memorijskih operacija ubacuje neovisne instrukcije u „prazne” cikluse, održavajući stalnu popunjenost ALU-ova i vektorskih jedinica.
Programerski pogled ostaje poznat: kod se i dalje piše ili kompajlira za RISC-V, no hardver jamči točne cikluse završetka umjesto da se oslanja na dinamičku spekulaciju. Time se uklanjaju tzv. performance cliffs i smanjuje potreba za finim ugađanjem koda.
Sigurnost i energija
Eliminiranje spekulativnih nuspojava ublažava cijelu klasu bočnih kanala, a jednostavnija mikroarhitektura troši manje struje jer nema nepotrebnog rada ni ispiranja cjevovoda. U doba kada AI radna opterećenja dominiraju podatkovnim centrima, proizvođači traže upravo takvu kombinaciju predvidljivosti, skalabilnosti i štednje.
Što slijedi?
Iako je prerano govoriti o potpunoj smjeni paradigme, činjenica da je USPTO već odobrio seriju patenata signalizira ozbiljne planove za komercijalizaciju. Ako nadolazeći matrični benchmark-ovi potvrde najavljene rezultate, determinističko izvršavanje moglo bi postati najveći arhitektonski zaokret od uvođenja spekulacije.